Pseudo-static RAM (PRAM)

LogicPool (PRAM)

A brief introduction: This VHDL module needs a SU7XX hardware sub-module to work....

Für die Steuerung von bestimmten Modulen (z.B. Sequenzer) wird ein größeres Memory benötigt.. Basierend auf einem pseudostatishen Speicherbaustein (PSRAM) wird hier ein Memorymodul mit 4M*32b realisiert. Die Bandbreite beträgt etwa 80MB/s. Durch ein Request-Signal TRIGGER (rising_edge) wird immer ein nächster Wert, entsprechend einem Addresspointer (BUS_Address) ausgelesen und über den Anschluß BUS an ein angeschlossenens Modul weitergegeben. Anschließend wird der Adresspointer um 2 erhöht (zählweise 16b Wort!). Das Memory kann über einen weiteren Port (niedrigere Priorität) jederzeit über einen eigenen Adresspointer (Address) beschrieben und ausgelesen werden.

Models

There is only one model for this module.

CBUS Address

Supported Hardware

SU730

Register Map

Module Address: 'm' or Ox??

Read register

Read registers

Register Address	Name	Data
0	OUT_BUS	Ausgangssignal für die Daten
1	STATE_IN	Bit 7..0: input value

Write register

Write registers

Register Address	Name	Data
0	MUX_OUT	Bit 7..0: multiplexer address
1	Debounce	Bit 7..0: input value
2	Mode	Bit 0: '1' 50 Ohm termination '0' Open Bit 1: NIM/TTL '1' NIM '0' TTL

Read/Write register

Read/Write registers

Register Address	Name	Data
0	MUX_IN	Bit 7..0: multiplexer address
1	STATE_IN	Bit 7..0: input value

LabVIEW Vi

Inputs

 Input 1: 
 Input 2:

Outputs

 Output 1: 
 Output 2:

Parameters

 Param 1: 
 Param 2:

Functions

 Function 1: 
 Function 2: